ICS31.200 L 55 SJ 备案号： 中华人民共和国电子行业标准 SJ/T11699—2018 IP核可测试性设计指南 Guidelines for design for testability of IP cores 2018-02-09发布 2018-04-01实施 中华人民共和国工业和信息化部 发布 bl ack SJ/T11699—2018 目 次 前言. III 范围. 1 术语和定义 3 缩略语 4 般性指南. 4.1 概述 4.2 4.3 IP核的静态 或低功耗）模式， 4.4 IP核内逻 辑电略的可测试性设计 4.5 存储器BIST 4.6 IP核中 的模拟电路 支着的测试模立 4.7 IP核 测试时用 5 5.1 概达 5.2 测试 信号与 5.3 IP核 速测计 全 日描测 5.4 IP核 静态电流测 6.1 静态模式 6.2 静态漏电济 6.3 模拟及混合信号IP 6.4 RAM存储器 RD 6.5 高速电路 ND 扫描测试， 7 7.1 概述 7.2 正负沿时钟. 7.3 异步处理... 7.4 触发器. 7.5 测试综合和扫描插入 7.6 扫描测试中的存储器 7.7 安全的扫描测试 8 IP核测试包封 8.1 概述 8.2 测试包封结构 bl ack SJ/T11699—2018 8.3 测试包封边界单元 .10 8.4 测试包封的时钟 8.5 测试包封对IP核扫描链的配置 12 8.6 模拟及混合信号IP核的测试包封、 12 8.7 测试包封控制接口单元 存储器测试 9 14 9.1 存储器BIST .14 9.2 直接存储器访问的测试. .14 10 逻辑BIST 14 11IP核的老练测试机制 II bl ack SJ/T116992018 本标准按照GB/T1.1—2009给出的规则起草。 请注意本文件的某些内容可能涉及专利。本文件的发布机构不承担识别这些专利的责任。 本标准由全国半导体器件标准化技术委员会集成电路分技术委员会（SAC/TC78/SC2）归口。 本标准主要起草单位：哈尔滨工业大学、中国电子技术标准化研究院、工业和信息化部软件与集成 电路促进中心、合肥工业大学 本标准主要起草人：王永生 李锟、周萌、尹勇生。 S S RD III bl ack SJ/T11699—2018 IP核可测试性设计指南 范围 本标准规定了IP核的可测试性设计约束和结构，对可测试性结构、测试包封及测试接口进行规定。 本标准适用于对IP核进行可测试性设计、测试集成和IP核测试。 2术语和定义 AND 2.1 IP核intellectualproperty(IP)core 经过验证、 硬核和固核。 2.2 TE IP核提 corepovid 在IP核套 程中创建提 供IP核的实体，IP核的提供者将提供IP核的相关 信息 服务，以此换取 收益。 Y 2.3 IP核使用 IPcoreuser 在IP核 易过程中接收P核的你的使用看将完成P核的集成工作 核提供者相对应。 S 2.4 系统级芯片 systemonachip(SoC) 系统级芯片 个或几个处理器， 还有大容量的内存 总我结构、 外部设备、协处理器和IO通道及其它P核。 2.5 测试图形 testpattern 系列用于（IP核）芯片的测试的测试 向量。 2.6 测试集成 test integration 指将多个IP核的测试结构在SoC中进行集成的设计过程。 2.7 内建自测试(BIST)build-inself-test(BIST) 在器件内部使用嵌入的测试结构来对嵌入逻辑和存储器进行测试向量施加以及对响应进行评估。 2.8 静态电流(IDDQ)测试 quiescentcurrent(IDDQ)test 当集成电路处于静态时，测量集成电路从电源抽取静态电流（IDDQ）的测试方法。在CMOS工艺 中，当晶体管没有开关动作时，其从电源上抽取很小的电流。其也称为IDDQ测试。 1 bl ack SJ/T11699—2018 2. 9 测试模式testmode 规定测试状态以及将器件配置到支持测试状态的配置模式。 2. 10 测试包封 testwrapper 包围IP核的边界扫描测试结构，使得能够访问IP核的接口及测试结构，同时提供测试隔离、安全模 式以及增强IP核的可控制性和可观察性。测试包封可以使得IP核进行SoC级测试，而不需要IP核内部详 细信息。 3缩略语 下列缩略语适用于本文件。 SRAM—静态随机存取存储器 ROM--只读存储器 FLASH-快闪存储器 PROM——可编程只读存储器 EEPROM—一电可擦除可编程只读存储器 DRAM—动态随机存取存储器 ATPG 自动测试图形生成 ATE 自动测试设备 4一般性指南 4.1概述 一般性指南给出IP核的可测试性结构和方法一般遵循的规则及指导原则，以便于SoC中IP核的测试 开发、测试交付及集成。 4.2IP核的测试包封的交付 测试包封提高SoC中IP核的可测试性。通过测试包封可以对SoC中的IP核进行测试访问，同时支持 IP核之间逻辑电路的测试。因此，在交付IP核时，推荐同时进行IP核测试包封的交付。 4.3IP核的静态（或低功耗）模式 所提供的IP核应具有静态模式或者低功耗模式以便进行静态电流测试。例如，高速IO接口会产生很 大的静态电流，其应可以配置成CMOS电平模式，即低功耗模式，以便可以进行静态电流测试。 4.4IP核内逻辑电路的可测试性设计 在大多数集成电路设计中，IP核中的时序元件是触发器，以D触发器居多，推荐采用基于MUX-D 的扫描测试方法。 4.5存储器BIST 4.5.1SRAM或ROM 推荐存储器（SRAM或ROM）应包含BIST。 2 bl ack SJ/T11699—2018 如果存储器（SRAM或ROM）没有包含BIST，应提供存储器的直接访问机制以便进行存储器读写 测试。 4.5.2FLASH、EEPROM、PROM和DRAM 推荐FLASH、EEPROM、PROM和DRAM应以独立的IP核进行交付。 推荐FLASH、EEPROM、PROM和DRAM应含有BIST。 如果FLASH、EEPROM、PROM和DRAM嵌入在IP核中，则应提供存储器的直接访问机制以便进行 存储器读写测试。 4.6IP核中的模拟电路 应对IP核中模拟电路的测试特性来用文档进行 4.7 IP核支持的测 IP核可以支 俱全少应 种测试模式： 输出 模式 a) b) 静 热通测式模式 c) IP d) 边 e) 式包封； 州 用测试模式： f) BST g) 存健 器 h) 功能 i) j) 测试 及需式模式。 k) 软件开发 S 测试时序 S 5 5.1 RD 概述 对IP核测试电路的测试模式控制信号、测试时钟等时序关系进行规定或给出指导原则。 5.2测试模式控制信号与IP核时钟 IP核进入测试模式的控制信号与IP核时钟之间的关系采用以下指导原则进行处理： 确保控制测试模式的信号驱动只由组合逻辑电路组成的测试控制逻辑产生。如果IP核含有多个 测试模式，测试模式控制信号必须由连接到IP核的测试存取机制（例如，测试总线）或其组合 译码逻辑电路进行控制。IP核内部的状态不能影响IP核的测试模式。 确保测试模式控制信号在IP核时钟信号下一个有效沿之前发生变化。 3 bl ack