ICS31.200 CCSL56 中华人民共和国国家标准 GB/T43454—2023 集成电路知识产权(IP)核设计要求 Designrequirementsofintegratedcircuitintellectualproperty(IP)core 2023-12-28发布 2023-12-28实施 国家市场监督管理总局 国家标准化管理委员会发布目 次 前言 Ⅰ ………………………………………………………………………………………………………… 1 范围 1 ……………………………………………………………………………………………………… 2 规范性引用文件 1 ………………………………………………………………………………………… 3 术语和定义 1 ……………………………………………………………………………………………… 4 缩略语 1 …………………………………………………………………………………………………… 5 一般要求 2 ………………………………………………………………………………………………… 5.1 设计过程 2 …………………………………………………………………………………………… 5.2 交付项准备 2 ………………………………………………………………………………………… 5.3 交付形式 2 …………………………………………………………………………………………… 5.4 开发工具 2 …………………………………………………………………………………………… 5.5 工艺库 2 ……………………………………………………………………………………………… 5.6 第三方信息 2 ………………………………………………………………………………………… 5.7 版本控制 3 …………………………………………………………………………………………… 5.8 文档创建和更新 3 …………………………………………………………………………………… 6 详细设计要求 3 …………………………………………………………………………………………… 6.1 规格定义 3 …………………………………………………………………………………………… 6.2 IP核设计架构 3 ……………………………………………………………………………………… 6.3 IP核设计综合 6 ……………………………………………………………………………………… 6.4 IP核验证 7 …………………………………………………………………………………………… 6.5 可测性设计 8 ………………………………………………………………………………………… 6.6 版图设计 9 …………………………………………………………………………………………… 6.7 流片验证 10 …………………………………………………………………………………………… 参考文献 11 ……………………………………………………………………………………………………GB/T43454—2023 前 言 本文件按照GB/T1.1—2020《标准化工作导则 第1部分:标准化文件的结构和起草规则》的规定 起草。 请注意本文件的某些内容可能涉及专利。本文件的发布机构不承担识别专利的责任。 本文件由中华人民共和国工业和信息化部提出。 本文件由全国半导体器件标准化技术委员会(SAC/TC78)归口。 本文件起草单位:中国兵器工业第二一四研究所、中国兵器标准化研究所、中国电子技术标准化研 究院。 本文件主要起草人:张磊、刘源、陈亚宁、徐叔喜、赵忠惠、张瑾、朱震星、陈超、郁兆华、胡明芬、汪健、 何中伟、张萌、罗晓羽。 ⅠGB/T43454—2023 集成电路知识产权(IP)核设计要求 1 范围 本文件规定了集成电路知识产权(IP)核的设计开发过程中的一般要求和详细设计要求。 本文件适用于集成电路IP核的开发、转让和集成过程。 2 规范性引用文件 下列文件中的内容通过文中的规范性引用而构成本文件必不可少的条款。其中,注日期的引用文 件,仅该日期对应的版本适用于本文件;不注日期的引用文件,其最新版本(包括所有的修改单)适用于 本文件。 GB/T43452—2023 模拟/混合信号知识产权(IP)核交付项要求 SJ/T11477—2014 IP核交付项规范 3 术语和定义 下列术语和定义适用于本文件。 3.1 知识产权核 intellectualpropertycore;IPcore 事先定义,经过验证、可重复使用并能够完成某些功能的组件。 注:以下简称IP核。IP核在集成电路行业又称为硅知识产权SIP(SiliconIntellectualProperty)。IP核的形态为软 核、固核和硬核。 [来源:GB/T43452—2023,3.1] 3.2 IP核提供者 IPcoreprovider 在IP核交易过程中创建和提供IP核的实体。 注:IP核提供者将提供IP核的相关信息和服务。 [来源:GB/T43452—2023,3.2] 3.3 IP核使用者 IPcoreuser 在IP核交易过程中接收IP核的实体。 注:IP核使用者将完成IP核的集成和复用工作,与IP核提供者相对应。 [来源:GB/T43452—2023,3.3] 4 缩略语 下列缩略语适用于本文件。 EDA:电子设计自动化(ElectronicDesignAutomation) GDSⅡ:图形数据库系统二代(GraphicDatabaseSystemⅡ) IP:知识产权(IntellectualProperty) 1GB/T43454—2023 RTL:寄存器转换级电路(RegisterTransferLevel) SIP:硅知识产权(SiliconIntellectualProperty) SVA:断言语法(SystemVerilogAssertion) VerilogHDL:Verilog硬件描述语言(VerilogHardwareDescriptionLanguage) VHDL:超高速集成电路硬件描述语言(Very-high-speedIntegratedCircuitHardwareDescription Language) 5 一般要求 5.1 设计过程 IP核提供者应建立一个IP核设计开发流程。IP核设计开发流程中宜包含下列活动: a) 规格定义(6.1); b) IP核设计架构(6.2); c) IP核设计综合(6.3); d) IP核验证(6.4); e) 可测性设计(6.5); f) 版图设计(6.6); g) 流片验证(6.7)。 针对具体IP核的类型或交付形式以及数字或模拟/混合电路,可对上述IP核设计开发流程进行 裁剪。 5.2 交付项准备 数字IP核交付项应符合SJ/T11477—2014第4章的规定,模拟/混合IP核交付项应符合 GB/T43452—2023第6章的规定。 5.3 交付形式 IP核提供者设计的IP核交付形式分为: a) 在逻辑集成电路设计的过程中,集成电路设计者会在系统规范制定完成后,利用VerilogHDL 或VHDL等,依照所制定的规则,将系统所需要的功能写成寄存器传输级RTL的文件,该文 件可综合,这个可综合的RTL文件称为软核; b) 结构拓扑方面通过布局布线或者利用一个通用工艺库对性能和面积进行优化,通常包括可综 合的RTL文件、参考工艺库、详细布局和完整或部分网表,固核不包括布线; c) 在固核的基础上,进行功耗、面积和性能的优化并映射到特定工艺中,即得到硬核,一般表示为 GDSⅡ形式。 5.4 开发工具 IP核提供者在设计过程中应记录使用的工具名称、工具提供商以及版本号。 5.5 工艺库 IP核提供者应记录所使用的工艺库提供商以及工艺库版本号。 5.6 第三方信息 IP核提供者可使用第三方IP核(如存储器IP核),但IP核在交付后的使用过程中不应依赖于这些 2GB/T43454—2023 第三方IP核,或用户能拥有或得到同样的IP核。 5.7 版本控制 IP核提供者应标识和记录交付项的版本号,在迭代更新版本时,应及时记录和登记版本号。 5.8 文档创建和更新 IP核提供者在开发过程中应创建并及时更新文档。IP核提供者应记录已知设计错误和已采取的 纠正方法以及设计中可能存在的风险。 6 详细设计要求 6.1 规格定义 IP核的规格应包括以下设计内容:概述、功能需求、性能需求、物理需求、结构模块框图、对外系统 接口的详细定义、可配置功能详细描述、测试方法、验证策略等。对于模拟/混合IP核,IP核提供者应 对其中的每一个输入/输出关系进行功能定义,而且应提出时序、功耗、面积、信噪比等性能参数的范围 要求。 6.2 IP核设计架构 6.2.1 设计格式 IP核提供者应以文档、RTL代码或电路的形式对功能进行描述,数字IP核交付项应符合 SJ/T11477—2014第4章的规定,模拟/混合IP核交付项应符合GB/T43452—2023第6章的规定。 6.2.2 数字信号IP核设计内容 6.2.2.1 基本信息 应包含下列内容: a) IP核工作原理; b) IP核工作模式; c) 整体功能框图; d) IP核顶层模块设计; e) IP核模块划分与信号连接关系; f) IP核子模块定义和设计。 6.2.2.2 体系结构描述 对微处理器类IP核的体系结构进行描述,应包含下列内容: a) 微处理器IP核所采用的架构、指令集和运算单元; b) 微处理器IP核缓存; c) 微处理器IP核浮点运算处理引擎; d)