(19)国家知识产权局 (12)发明 专利申请 (10)申请公布号 (43)申请公布日 (21)申请 号 202210507259.X (22)申请日 2022.05.11 (71)申请人 中国电子科技 集团公司第二十九研 究所 地址 610036 四川省成 都市金牛区营康西 路496号 (72)发明人 王遂生　熊钍林　周亮　余辉　 吕飞仁　张凌志　郑铎　李旭鹏　 (74)专利代理 机构 成都九鼎天元知识产权代理 有限公司 51214 专利代理师 刘世权 (51)Int.Cl. G06F 15/78(2006.01) G06F 9/4401(2018.01) G06F 9/445(2018.01)G06F 11/18(2006.01) (54)发明名称 一种基于Zynq芯片的星载程序加载和重构 架构及方法 (57)摘要 本发明公开了一种基于Zynq芯片的星载程 序加载和重构架构及方法， 包括相互连接的Zynq 芯片电路和加载重构电路， 所述Zynq芯片电路包 括Zynq芯片、 外围电路DDR3、 时频电路和电源， 所 述加载重构电路包括重构FPGA、 应用程序存储芯 片和引导程序存储芯片， 所述应用程序存储芯片 和引导程序存储芯片均与重构FPGA连接， 所述重 构FPGA与Zynq芯片连接。 本发明可将Zynq芯片应 用在商业航天上， 可组成高性能的计算和 信号处 理系统， 可满足商业航天低成本、 低功耗、 高性能 的应用需求， 同时程序的加载和重构可靠性可得 到保证。 权利要求书1页 说明书4页 附图4页 CN 114936181 A 2022.08.23 CN 114936181 A 1.一种基于Zynq芯片的星载程序加载和重构架构， 其特征在于， 包括相互连接的Zynq 芯片电路和加载重构电路， 所述Zynq芯片电路包括Zynq芯片、 外围电路DDR3、 时频电路和电 源， 所述加载重构电路包括重构FPGA、 应用程序存储芯片和引导程序存储芯片， 所述应用程 序存储芯片和引导 程序存储芯片均 与重构FPGA连接， 所述重构FPGA与Zynq芯片连接 。 2.根据权利要求1所述的基于Zynq芯片的星载程序加载和重构架构， 其特征在于， 所述 Zynq芯片内部集成的ARM核中运行P S程序， 所述Zynq芯片内部集成的FPGA中运行PL 程序。 3.根据权利要求1所述的基于Zynq芯片的星载程序加载和重构架构， 其特征在于， 所述 应用程序存储芯片采用三片Flash芯片冗余设计实现程序三模加载， 所述引导程序存储芯 片采用MRAM芯片存 储。 4.根据权利要求1所述的基于Zynq芯片的星载程序加载和重构架构， 其特征在于， 所述 重构FPGA为Flash型 FPGA。 5.根据权利要求1所述的基于Zynq芯片的星载程序加载和重构架构， 其特征在于， 所述 加载重构电路和Zynq芯片之间采用异 步串口交互信息， 所述重构FPGA内完成重构数据接收 解析和命令执 行。 6.一种基于Zynq芯片的星载程序加载和重构方法， 其特 征在于， 包括以下步骤： S1、 设置Zynq芯片引导程序逻辑， 加电后引导程序首先向加载重构电路查询应用程序 加载分区， 不同分区的应用程序在引导 程序逻辑中对应不同的引导 起始地址； S2、 设置Zynq芯片应用程序逻辑， 应用程序加载成功， 正常运行后向记载重构电路发送 “加载成功 ”消息； S3、 设置加载重构电路逻辑， 收到Zynq芯片的引导程序查询加载分区后， 根据外部的命 令要求或默认状态， 向引导程序回复加载分区编号； 设置加载重构电路逻辑， 超时未收到 “加载成功 ”消息， 则分区编号自动加一， 复位Zynq芯片， 启动其 他分区加载； S4、 设置加载重构电路逻辑， Zynq芯片读取引导程序和应用程序时， 均采用三取二判决 方式， 提高引导 程序和应用程序的可靠性； S5、 通过专线将Zynq芯片引导 程序存储在MRAM芯片中； S6、 通过专线将Zynq芯片应用程序分别存储在三片Flash芯片中， 不同的程序分区代表 不同的重构程序； S7、 存储好引导程序和应用程序后， 重启Zynq芯片或者向加载重构电路发送 “切换加载 程序分区 ”命令； S8、 Zynq芯片引导程序向加载重构电路查询加载程序分区， 引导程序根据加载重构电 路回复的分区引导对应的程序， 应用程序加载成功 正常运行后， 向加载重构电路发送 “加载 成功”消息。权　利　要　求　书 1/1 页 2 CN 114936181 A 2一种基于Zynq芯片的星载程序加载和重构架构及方 法 技术领域 [0001]本发明涉及Zynq芯片 技术领域， 具体涉及一种基于Zynq芯片的星载程序加载和重 构架构及方法。 背景技术 [0002]随着商业航天的兴起， 世界范围内涌现出大量小卫星、 微小卫星以及皮纳卫星星 座。 商业航 天星座具有 单星成本低、 功 耗小、 体积小、 重量轻的特点， 对器件的选择有着十 分 严苛的要求。 传统的宇航器件存在成本高、 性能低、 功 耗高、 周期 长等问题， 无法满足商业航 天星座多元化、 高性能的需求。 因此， 新兴的商业现成品等非宇航级器材因其成本低、 功耗 小、 体积小、 重量轻的特点， 逐渐被广泛应用于商业航天星座。 但是这些非宇航器件容易受 空间辐射的影响， 存在可靠性低的问题。 因此， 要使用非宇航级器材必须采用必要的措施保 证其在辐射环境中的可靠性。 [0003]非宇航级器件Zynq ‑7000系列全可编程SoC， 其包含通用的ARMCotex  A9双核处理 器， 集成FPGA资源和丰富的外围接口设备， 可组成 高性能的计算和信号处理系统， 可满足商 业航天低成本、 低功耗、 高性能的应用需求。 早在2011年， NASA就将Zynq列为可以发展的航 天器计算机的处理器件， 国内外有 大量文章对Zynq运行时单粒子翻转加固措施进 行了研究 和评估， 鲜有 文章对其加载 过程和重构方式进行研究。 发明内容 [0004]针对现有技术中的上述不足， 本 发明提供的一种基于Zynq芯片的星载程序加载和 重构架构及方法解决了星载环境下Zynq ‑7000系列芯片加载和重构可靠性 不高的问题。 [0005]为了达到上述发明目的， 本发明采用的技术方案为： 一种基于Zynq芯片的星载程 序加载和重构架构， 包括相互连接的Zynq芯片电路和加载重构电路， 所述Zynq芯片电路包 括Zynq芯片、 外围电路DDR3、 时频电路和电源， 所述加载重构电路包括重构FPGA、 应用程序 存储芯片和引导程序存储芯片， 所述应用程序存储芯片和引导程序存储芯片均与重构FPGA 连接， 所述重构FPGA与Zynq芯片连接 。 [0006]进一步地： 所述Zynq芯片内部集成的ARM核中运行PS程序， 所述Z ynq芯片内部集成 的FPGA中运行PL 程序。 [0007]进一步地： 所述应用程序存储芯片采用三片Flash芯片冗余设计实现程序三模加 载， 所述引导 程序存储芯片采用MRAM芯片存 储。 [0008]进一步地： 所述重构FPGA为Flash型 FPGA。 [0009]进一步地： 所述加载重构电路和Zynq芯片之间采用异步串口交互信息， 所述重构 FPGA内完成重构数据接收解析和命令执 行。 [0010]进一步地： 一种基于Zynq芯片的星载程序加载和重构方法， 包括以下步骤： [0011]S1、 设置Zynq芯片引导程序逻辑， 加电后引导程序首先向加 载重构电路查询应用 程序加载分区， 不同分区的应用程序在引导 程序逻辑中对应不同的引导 起始地址；说　明　书 1/4 页 3 CN 114936181 A 3