(19)中华 人民共和国 国家知识产权局 (12)发明 专利 (10)授权公告 号 (45)授权公告日 (21)申请 号 202210171789.1 (22)申请日 2022.02.24 (65)同一申请的已公布的文献号 申请公布号 CN 114238187 A (43)申请公布日 2022.03.25 (73)专利权人 苏州浪潮智能科技有限公司 地址 215000 江苏省苏州市吴中经济开发 区郭巷街道官浦路1号9幢 (72)发明人 肖麟阁　郝锐　阚宏伟　 (74)专利代理 机构 北京连和连知识产权代理有 限公司 1 1278 代理人 张元　李红萧 (51)Int.Cl. G06F 13/28(2006.01) G06F 13/42(2006.01)G06F 13/16(2006.01) G06F 11/10(2006.01) G06F 9/445(2018.01) (56)对比文件 CN 1097143 02 A,2019.0 5.03 WO 201908397 7 A1,2019.0 5.02 CN 112540770 A,2021.0 3.23 CN 109032987 A,2018.12.18 CN 110765064 A,2020.02.07 CN 109710 566 A,2019.0 5.03 CN 210112025 U,2020.02.21 CN 105516191 A,2016.04.20 沙猛 等.FPGA在高速网络处 理中的应用综 述. 《网络新 媒体技术》 .2021, 审查员 庞双德 (54)发明名称 一种基于FPGA的全 栈网卡任务处 理系统 (57)摘要 本发明涉及数据处理， 尤其涉及一种基于 FPGA的全栈网卡任务处理系统。 所述系统包括： 网络接口控制器， 用于接收待处理数据， 并通过 内置的TCP卸载引擎将所述待处理数据中TCP/IP 协议任务卸载得到第一处理数据； SSL/TLS协议 处理模块， 用于接收所述第一处理数据， 并将所 述第一处理数据中SSL/T LS协议任务卸载得到第 二处理数据； PR区域， 用于接收所述第二处理数 据； 重配置模块， 用于通过主机获取所述PR区域 的动态配置信息， 并基于所述动态配置信息对所 述PR区域进行配置以使所述PR区域卸载并处理 所述第二处理数据中的计算密集型任务。 所述系 统充分利用FPGA资源， 降低 能耗， 也大大节省了 数据的处 理时间。 权利要求书2页 说明书7页 附图4页 CN 114238187 B 2022.04.29 CN 114238187 B 1.一种基于FPGA的全 栈网卡任务处 理系统， 其特 征在于， 所述系统包括： 网络接口控制器， 所述网络接口控制器用于接收待处理数据， 并通过内置的TCP卸载引 擎将所述待处 理数据中TCP/IP协议任务卸载 得到第一处 理数据； SSL/TLS协议处理模块， 所述SSL/TLS协议处理模块用于接收所述第一处理数据， 并将 所述第一处 理数据中S SL/TLS协议任务卸载 得到第二处 理数据； PR区域， 所述PR区域用于 接收所述第二处 理数据； 重配置模块， 所述重配置模块用于通过主机获取所述PR区域的动态配置信息， 并基于 所述动态配置信息对所述PR区域进行配置以使所述PR区域卸 载并处理所述第二处理数据 中的计算密集型任务。 2.根据权利要求1所述的系 统， 其特征在于， 所述SSL/TLS协议处理模块包括第一仲裁 模块、 第二仲裁模块和多个并行于所述第一仲裁模块和所述第二仲裁模块之间的SSL/TLS 引擎； 所述第一仲裁模块用于从所述网络接口控制器接收所述第一处理数据， 并根据各个 SSL/TLS引擎反馈的状态信号将第一处理数据分发给空闲的SSL/TLS引擎执行SSL/TLS协议 任务处理以生成第二处 理数据； 所述第二仲裁模块用于从各个SSL/TLS引擎获取所述第二处理数据并传递给所述PR区 域。 3.根据权利要求2所述的系 统， 其特征在于， 所述SSL/TLS协议处理模块还包括与所述 第一仲裁模块和所述第二仲裁模块均连接的FIFO存 储器； 所述第一仲裁模块还用于将本次执行SSL/TLS协议任务处理的SSL/TLS引擎编号写入 所述FIFO存 储器； 以及 所述第二仲裁模块还用于从所述FIFO存储器中读取SSL/TLS引擎编号， 并从所述SSL/ TLS引擎编号对应的S SL/TLS引擎中获取 所述第二处 理数据。 4.根据权利要求1所述的系统， 其特征在于， 所述重配置模块包括PR  IP核、 DDR、 DMA控 制器和Checker； DMA控制器用于根据主机发送DMA描述符从主机的内存中获取重配置数据， 并将所述重 配置数据存 储到所述D DR中； 以及 DMA控制器还用于通过DDR控制器从DDR中取出所述重配置数据并发送给PR  IP核， 并在 发送完成后向C hecker发出中断信号； 所述PR IP核基于所述重配置数据通过预设协议固定的端口对PR区域进行重配置编 程； 所述Checker用于读取所述PR  IP核的预设寄存器以判断重配置是否成功， 并将判断结 果通过PCIe 上报给主机 。 5.根据权利要求 4所述的系统， 其特 征在于， 所述PR  IP核包括CRC模块和PR控制模块； 所述CRC模块用于校验所述重配置数据是否正确； 所述PR控制模块用于在所述重配置数据校验正确时对PR区域执 行重配置 。 6.根据权利要求4所述的系统， 其特征在于， 所述PR  IP核还用于在执行重配置编程时 冻结除了全局信号之外的所有其 他信号的活动。 7.根据权利要求4所述的系统， 其特征在于， 所述DMA控制器和所述PR  IP核通过Avalon权　利　要　求　书 1/2 页 2 CN 114238187 B 2总线通信。 8.根据权利要求4所述的系统， 其特征在于， 所述Checker和所述PR  IP核通过Avalon总 线通信。 9.根据权利要求1所述的系统， 其特 征在于， FPGA通过PCIe总线与所述主机通信。 10.根据权利要求1所述的系统， 其特征在于， 所述PR区域为神经网络模型或图像推理 模型。权　利　要　求　书 2/2 页 3 CN 114238187 B 3