(19)国家知识产权局 (12)发明 专利申请 (10)申请公布号 (43)申请公布日 (21)申请 号 202211057814.X (22)申请日 2022.08.30 (71)申请人 武汉科技大 学 地址 430081 湖北省武汉市青山区和平大 道947号 (72)发明人 甘朝晖　李江南　 (74)专利代理 机构 武汉科皓知识产权代理事务 所(特殊普通 合伙) 42222 专利代理师 张火春 (51)Int.Cl. H04L 9/32(2006.01) G06F 21/73(2013.01) (54)发明名称 一种基于忆阻器的环形振荡器PUF电路及其 使用方法 (57)摘要 本发明涉及一种基于忆阻器的环形振荡器 PUF电路及其使用方法。 其技术方案是： 所述环形 振荡器PUF电路由随机延迟电路(101)、 第1环形 振荡器电路(102)、 第2环形振荡器电路(106)、 第 1计数器(103)、 第2计数器(105)和数字比较器 (104)组成。 两个环形振荡电路所产生的方波频 率取决于忆阻器模块(304)中模块忆阻器(404) 的阻值。 本发明以忆阻器模块(304)中模块忆阻 器(404)高阻分布的随机性作为主要熵源， 在随 机延迟电路(101)的作用下， 根据输入的激励电 压信号选中模块忆阻器(404)， 随机减小所选中 模块忆阻器(404)的阻值， 然后对两个环形振荡 器电路产生的方波频率进行比较得出响应。 本发 明具有抗机器学习能力强、 硬件消耗小和核心性 能指标良好的特点。 权利要求书3页 说明书14页 附图8页 CN 115459923 A 2022.12.09 CN 115459923 A 1.一种基于忆阻器的环形振荡器PUF电路， 其特征在于所述基于忆阻器的环形振荡器 PUF电路中： 所述基于忆阻器的环形振荡器PUF电路由随机延迟电路(101)、 第1环形振荡器 电路 (102)、 第2环形振荡器电路(106)、 第1计数器(103)、 第2 计数器(105)和数字比较器(104)组 成； 随机延迟电路(101)的端子Vpulse与电压输入端子Vpl连接， 随机延迟电路(101)的端子 Vc12、……、 Vci2、……、 VcN2与对应的电压输入端子Vc1、……、 Vci、……、 VcN连接； 随机延 迟电路 (101)的端子Vdelay与第1环形振荡器电路(102)的端子Adly1、 第2环形振荡器电路(106)的端 子Adly2分别连接； 第1环形振荡器电路(102)的端子Avdd1、 第2环形振荡器电路(106)的端子Avdd2分别与电 压输入端 子Vvdd连接， 第1环形振荡器电路(102)的端子Achlg1、 第2环形振荡器电路(106)的端 子Achlg2分别与电压输入端子Vchlg连接， 第1环形振荡器电路(102)的端子Ard1、 第2环形振荡 器电路(106)的端子Ard2分别与电压输入端子Vrd连接， 第1环形振荡器电路(102)的端子 Acr01、 第2环形振荡器电路(106)的端 子Acr02分别与电压输入端子Vcr0连接， 第1环形振荡器电 路(102)的端子Acr11、 第2环形振荡器电路(106)的端子Acr12分别与电压输入端子Vcr1连接； 第 1环形振荡器电路(102)的端子Ac11、……、 Aci1、……、 AcN1与对应的电压输入端子Vc1、……、 Vci、……、 VcN连接， 第2环形振荡器电路(106)的端子Ac12、……、 Aci2、……、 AcN2与对应的电压 输入端子Vc1、……、 Vci、……、 VcN连接； 第1环形振荡器电路(102)的端子Ars1、 第2环形振荡器 电路(106)的端子Ars2分别与电压输入端子Vrs连接； 第1环形振荡器电路(102)的端子Acr21、 第2环形振荡器电路(106)的端子Acr22分别与电压输入端子Vcr2连接； 第1环形振荡器电路 (102)的端子fout1与第1计数器(103)的端子A10连接， 第2环形振荡器电路(106)的端子fout2 与第2计数器(10 5)的端子A20连接； 第1计数器(103)的端子A11与数字比较器(104)的端子IN0连接， 第2计数器(105)的端子 A21与数字比较 器(104)的端子I N1连接， 数字比较 器(104)的端子Rout输出响应电压； 在电压输入端子Vpl、 Vvdd、 Vchlg、 Vrd、 Vcr0、 Vcr1、 Vrs、 Vcr2与端子GND 之间施加对应的电压信 号Upl、 Uvdd、 Uchlg、 Urd、 Ucr0、 Ucr1、 Urs、 Ucr2， 在电压输入端子Vc1、……、 Vci、……、 VcN与端子GND之 间施加对应的电压信号Uc1、……、 Uci、……、 UcN； 数字比较 器(104)的端子Rout输出响应电压； 所述随机延迟电路(101)由N个延迟单元(202)和NMOS晶体管(204)组成， N为奇数； 第1 延迟单元(202)的端子OUT与第2延迟单元(202)的端子IN连接， ……， 第i‑1延迟单元(202) 的端子OUT与第i延 迟单元(202)的端子IN连接， ……， 第N‑1延迟单元(202)的端子OUT与第N 延迟单元(202)的端子IN连接， 第N延迟单元(202)的端子OUT与NMOS晶体管(204)的漏极连 接； 第1延迟单元(202)的端子IN分别与两个延迟电路忆阻器(201)的端子AR0连接， 两个延 迟电路忆阻器(201)的端子AR1与第1延迟电路选通器(203)的端子1_CHAN和端子0_CHAN对应 连接； 所述第2延迟单元(202)、 ……、 第i延迟单元(202)、 ……、 第N延迟单元(202)与第1延 迟单元(202)的结构相同； 第1延迟单元(202)的端子IN与随机延迟电路(101)的端子Vpulse连接， 第N延迟单元 (202)的端子OUT与随机延迟电路(101)的端子Vdelay连接； 第1延迟单元(202)的端子 SEL、……、 第i延迟单元(202)的端子SEL、 ……、 第N延迟单元(202)的端子SEL与对应的随机权　利　要　求　书 1/3 页 2 CN 115459923 A 2延迟电路(101)的端子Vc12、……、 Vci2、……、 VcN2连接； 所述第1环形振荡器电路(102)由N个反相器(301)和N个忆阻器模块(304)组成， N为奇 数； 第1反相器(301)的端子OUT与第2反相器(301)的端子IN连接， ……， 第i‑1反相器(301) 的端子OUT与第i反相器(301)的端子IN连接， ……， 第N‑1反相器(301)的端子OUT与第N反相 器(301)的端子IN连接； 第1反相器(301)的端子IN与第N反相器(301)的端子OUT连接， 第N反 相器(301)的端子OU T与第1环形振荡器电路(102)的端子fout1连接； 第1反相器(301)的NMOS晶体管(303)的源极、 ……、 第i反相器(301)的NMOS晶体管 (303)的源极、 ……、 第N反相器(301)的NMOS晶体管(303)的源极与对应的第1忆阻器模块 (304)的端子Iout1、……、 第i忆阻器模块(304)的端子Iouti、……、 第N忆阻器模块(304)的端 子IoutN连接； 第1反相器(301)的PMOS晶体管(302)的源极、 ……、 第i反相器(301)的PMOS晶 体管(302)的源极、 ……、 第N反相器(301)的PMOS晶体管(302)的源极分别与第1环形振荡器 电路(102)的端子Avdd1连接； 第1忆阻器模块(304)的端子Vchlg1、……、 第i忆阻器模块(304)的端子Vchlgi、……、 第N忆 阻器模块(304)的端子VchlgN分别与第1环形振荡器电路(102)的端子Achlg1连接， 第1忆阻器 模块(304)的端子Vrd1、……、 第i忆阻器模块(304)的端子Vrdi、……、 第N忆阻器模块(304)的 端子VrdN分别与第1环形振荡器电路(102)的端子Ard1连接， 第1忆阻器模块(304)的端子 Vcr01、……、 第i忆阻器模块(304)的端子Vcr0i、……、 第N忆阻器模块(304)的端子Vcr0N分别与 第1环形振荡器电路(102)的端 子Acr01连接， 第1忆阻器模块(30 4)的端子Vdly1、……、 第i忆阻 器模块(30 4)的端子Vdlyi、……、 第N忆阻器模块(304)的端子VdlyN分别与第1环形振荡器电路 (102)的端子Adly1连接， 第1忆阻器模块(30 4)的端子Vcr11、……、 第i忆阻器模块(304)的端子 Vcr1i、……、 第N忆阻器模块(304)的端子Vcr1N分别与第1环形振荡器电路(102)的端子Acr11连 接， 第1忆阻器模块(304)的端子Vc11、……、 第i忆阻器模块(304)的端子Vci1、……、 第N忆阻 器模块(304)的端子VcN1与对应的第1环形振荡器电路(102)的端子Ac11、……、 Aci1、……、 AcN1 连接； 第1忆阻器模块(304)的端子Vrs1、……、 第i忆阻器模块(304)的端子Vrsi、……、 第N忆 阻器模块(304)的端子VrsN分别与第1环形振荡器电路(102)的端子Ars1连接， 第1忆阻器模块 (304)的端子Vcr21、……、 第i忆阻器模块(304)的端子Vcr2i、……、 第N忆阻器模块(304)的端 子Vc