(19)国家知识产权局 (12)发明 专利申请 (10)申请公布号 (43)申请公布日 (21)申请 号 202210840349.0 (22)申请日 2022.07.18 (71)申请人 湖南华南光电 （集团） 有限责任公司 地址 415007 湖南省常德市武陵区芙蓉街 道华南社区华 南路88号 (72)发明人 陈振满　王志强　林茜　高燕　 宋岳新　李翔　许静　乔丹　 (74)专利代理 机构 常德市长城专利事务所(普 通合伙) 43204 专利代理师 游先春 (51)Int.Cl. H04N 5/225(2006.01) H04N 5/232(2006.01) (54)发明名称 一种基于FPGA电子 变倍前置D DR的相机系统 (57)摘要 本发明公开了一种基于FPGA电子变倍前置 DDR的相机系统， 包括FPGA处理芯片、 图像探测 器、 DDR3存储器、 电源管理电路、 OLED显示器和按 键控制电路； 图像探测器将采集的视频图像数据 转换为视频图像信号输 出至FPGA处理芯片， FPGA 处理芯片接收信号后进行解析和对齐调整， FPGA 处理芯片中的电子变倍模块根据按键控制电路 选择的变倍倍数， 对视频图像进行电子变倍处 理， 再由FPGA处理芯片将电子变倍处理后的视频 图像写入DDR3存储器； 本发明对采集的视频图像 在输入DDR存储器之前进行电子变倍处理， 可以 输出一致时钟、 帧率、 行频、 分辨率的高清高帧率 的视频图像， 满足相机系统特殊条件 下对视频图 像时序一 致性的要求。 权利要求书2页 说明书7页 附图3页 CN 115209024 A 2022.10.18 CN 115209024 A 1.一种基于FPGA电子变倍前置DDR的相机系统， 包括FPGA处理芯片、 图像探测器、 DDR3 存储器、 电源 管理电路、 OLED 显示器、 按键控制电路， 其特征在于， 所述相机系统的电子变倍 前置DDR处理， 通过如下步骤实现： S0， 电源管理电路给 各芯片提供电源； S1， FPGA处 理芯片给图像探测器、 D DR3存储器、 OLED显示组件进行配置； S2， 图像探测器采集视频图像数据， 将其 转换为视频图像信号并输出至FPGA处 理芯片； S3， FPGA处 理芯片接收视频图像信号并进行解析和对齐调整； S4， FPGA处理芯片中的电子变倍模块， 根据按键控制电路选择的变倍倍数， 对视频图像 进行电子变倍处 理； S5， FPGA处 理芯片将进行电子变倍处 理后的视频图像写入D DR3存储器； S6， FPGA处理芯片按照OLED显示器显示的格式读取DDR3存储器的视频数据， 并通过I/O 引脚输出 给OLED显示器； S7， OLED显示器接收视频图像数据并进行显示。 2.如权利要求1所述的基于FPGA电子变倍前置DDR的相机系 统， 其特征在于， 所述电源 管理电路由多片电源转换芯片及相应的外围电路组成， 为FPGA处理芯片、 DDR3存储器、 图像 探测器、 OLED显示器提供电源。 3.如权利要求2所述的基于FPGA电子变倍前置DDR的相机系 统， 其特征在于， 所述 图像 探测器连接在FPGA处理芯片的I/O引脚上， FPGA处理芯片为图像探测器提供的配置信息通 过I/O口传输给图像探测器， 并驱动图像探测器正常工作； 图像探测器采集原始视频图像信 息通过I/O口传输给 FPGA处理芯片， 完成视频图像采集功能。 4.如权利要求3所述的基于FPGA电子变倍前置DDR的相机系统， 其特征在于， 所述DDR3 存储器连接FPGA处 理芯片的内存 控制器接口， 作为系统的外挂大容 量存储器。 5.如权利要求4所述的基于FPGA电子变倍前置DDR的相机系统， 其特征在于， 所述OLED 显示器连接在FPGA处理芯片的I/ O引脚上， 通过引脚映射方式驱动OLED显示器显示 成像， 作 为人机交 互的显示界面。 6.如权利要求5所述的基于FPGA电子变倍前置DDR的相机系 统， 其特征在于， 所述按键 控制电路连接在FPGA处 理芯片的I/O引脚上， 通过按键控制电子变倍的倍 率。 7.如权利要求1所述的基于FPGA电子变倍前置DDR的相机系统， 其特征在于， S3步骤中 所述的FPGA处理芯片 接收视频图像信号并进 行解析和对齐调整， 是将 视频图像数据调整为 分辨率为1920 ×1080、 24bitYCbCr数据输入值电子变倍模块， 时钟为148.5MHz， 帧率为60 帧。 8.如权利要求1所述的基于FPGA电子变倍前置DDR的相机系统， 其特征在于， S4步骤中 所述的FPGA处理芯片中的电子变倍模块根据按键控制电路选择的变倍倍数， 对视频图像进 行电子变倍处 理， 通过如下步骤实现： （1）判断当前按键控制模块设定的电子变倍倍率是否为1， 若为1将数据输入到 24bitYCbCr数据转换16bitYCbCr数据模块； 若电子变倍倍率不为1， 则在所需区域开窗， 开 窗大小为96 0×540； （2） 通过使用fifo将处理视频图像数据的时钟切换到原时钟1/2的时钟上进行数据处 理， 通过使用3条fifo视频图像数据进行4 ×4滑窗处理；权　利　要　求　书 1/2 页 2 CN 115209024 A 2（3） 采用加权插值法对视频图像数据进行2倍电子变倍， 此时数据量是一个时钟出4个 数据， 总数据量是960 ×540×4； 由于第1通道和第2通道是插值后同一行数据， 第3通道和第 4通道也是同一行 数据， 所以总数据量 为960×2×540×2； （4） 通过使用fifo将处理视频图像数据的1/2、 3/4通道进行合并， 处理的时钟从原时钟 的1/2切换回原时钟， 此时数据总量 为1920×540×2， 即每一行19 20个双通道数据共540行； （5）判断电子变倍的倍数是否为2， 若为2将数据输入到24bitYCbCr数据转换 16bitYCbCr数据模块； 若电子变倍倍数不为2， 则进行区域开窗处理， 此时数据总量为960 × 270×2； （6） 将数据从双通道变成一通道， 同时进行展行处理， 此时数据总量为960 ×540， 即每 行960个数据， 共540行； （7） 通过使用3条fifo视频图像数据进行4 ×4滑窗处理； （8） 采用加权插值法对视频图像数据进行2倍电子变倍， 总数据量 为960×2×540×2； （9） 将数据输入到24bitYCbCr数据转换16bitYCbCr数据模块， 24bitYCbCr数据转换 16bitYCbCr数据模块将24bitY CbCr数据转换成16bitY CbCr数据； （10） 判断电子变倍的倍数， 若为1则每8个时钟组成一个数据组， 奇数行数据放fifo1， 偶数行数据放fifo2； 若为2则每8个时钟组成一个数据组， 通道1数据放fifo1， 通道2数据放 fifo2电子变倍的倍数， 若为4则每4个时钟组成一个数据组， 通道1通道2数据放fifo1， 通道 3通道4数据放fifo2。 9.如权利要求1所述的基于FPGA电子变倍前置DDR的相机系统， 其特征在于， S5步骤中 所述FPGA处理芯片是将进行电子变倍处理后的视频图像中fifo1和fifo2的数据写入DDR3 存储器。权　利　要　求　书 2/2 页 3 CN 115209024 A 3